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导入网表（1）原理图和PCB文件各自之一的设计，在原理图中生成网表，并导入到新建PCBLayout文件中，确认网表导入过程中无错误提示，确保原理图和PCB的一致性。（2）原理图和PCB文件为工程文件的，把创建的PCB文件的放到工程中，执行更新网表操作。（3）将导入网表后的PCBLayout文件中所有器件无遗漏的全部平铺放置，所有器件在PCBLAYOUT文件中可视范围之内。（4）为确保原理图和PCB的一致性，需与客户确认软件版本，设计时使用和客户相同软件版本。（5）不允许使用替代封装，资料不齐全时暂停设计；如必须替代封装，则替代封装在丝印字符层写上“替代”、字体大小和封装体一样。时钟线垂直于I/O线比平行I/O线干扰小，时钟元件引脚需远离I/O电缆。深圳高效PCB培训

射频、中频电路（2）屏蔽腔的设计1、应把不同模块的射频单元用腔体隔离，特别是敏感电路和强烈辐射源之间，在大功率多级放大器中，也应保证级与级之间隔开。2、印刷电路板的腔体应做开窗处理、方便焊接屏蔽壳。3、在屏蔽腔体上设计两排开窗过孔屏，过孔应相互错开，同排过孔间距为150Mil。4、在腔体的拐角处应设计3mm的金属化固定孔，保证其固定屏蔽壳。5、腔体的周边为密封的，一般接口的线要引入腔体里采用带状线的结构；而腔体内部不同模块之间可以采用微带线的结构，这样内部的屏蔽腔采用开槽处理，开槽的宽度一般为3mm、微带线走在中间。深圳高效PCB培训尽量加粗地线,以可通过三倍的允许电流。

7、晶振离芯片尽量近，且晶振下尽量不走线，铺地网络铜皮。多处使用的时钟使用树形时钟树方式布线。8、连接器上信号的排布对布线的难易程度影响较大，因此要边布线边调整原理图上的信号(但千万不能重新对元器件编号)。9、多板接插件的设计：(1)使用排线连接：上下接口一致；(2)直插座：上下接口镜像对称，如下图：10、模块连接信号的设计：(1)若2个模块放置在PCB同一面，则管教序号大接小小接大(镜像连接信号)；(2)若2个模块放在PCB不同面，则管教序号小接小大接大。

FPGA管换注意事项，首先和客户确认是否可以交换以及交换原则，其次，在FPGA交换管脚期间，不允许有原理图的更改，如果原理图要更改，在导入更改之后再调整管脚，管换的一般原则如下，在调整时应严格意遵守：（1）基本原则：管脚不能调整，I/O管脚、Input管脚或者Output管脚可调整。（2）FPGA的同一BANK的供电电压相同，如果两个Bank电压不同，则I/O管脚不能交换；如果电压相同，应优先考虑在同一BANK内交换，其次在BANK间交换。（3）对于全局时钟管脚，只能在全局时钟管脚间进行调整，并与客户进行确认。（4）差分信号对要关联起来成对调整，成对调整，不能单根调整，即N和N调整，P和P调整。（5）在管脚调整以后，必须进行检查，查看交换的内容是否满足设计要求。（6）与调整管脚之前的PCB文件对比，生产交换管脚对比的表格给客户确认和修改原理图文件。·过重元件应设计固定支架的位置,并注意各部分平衡。

工艺方面注意事项（1）质量较大、体积较大的SMD器件不要两面放置；（2）质量较大的元器件放在板的中心；（3）可调元器件的布局要方便调试（如跳线、可变电容、电位器等）；（4）电解电容、钽电容极性方向不超过2个；（5）SMD器件原点应在器件中心，布局过程中如发现异常，通知客户或封装工程师更新PCB封装。布局子流程为：模块布局→整体布局→层叠方案→规则设置→整板扇出。模块布局模块布局子流程：模块划分→主芯片放置并扇出→RLC电路放置→时钟电路放置。常见模块布局参考5典型电路设计指导。原理图：可生成正确网表的完整电子文档格式，并提供PCB所需的布局和功能；深圳高效PCB培训

·各元件布局应均匀、整齐、紧凑,尽量减小和缩短各元件之间的引线和连接。深圳高效PCB培训

折叠布线1、导线⑴宽度印制导线的最小宽度，主要由导线和绝缘基板间的粘附强度和流过它们的电流值决定。印制导线可尽量宽一些，尤其是电源线和地线，在板面允许的条件下尽量宽一些，即使面积紧张的条件下一般不小于1mm。特别是地线，即使局部不允许加宽，也应在允许的地方加宽，以降低整个地线系统的电阻。对长度超过80mm的导线，即使工作电流不大，也应加宽以减小导线压降对电路的影响。⑵长度要极小化布线的长度，布线越短，干扰和串扰越少，并且它的寄生电抗也越低，辐射更少。特别是场效应管栅极，三极管的基极和高频回路更应注意布线要短。深圳高效PCB培训